先进封装技术之争 | 诸神之战烽火狼烟，未来先进封装基板走向何方？

在半导体工艺达到极限后，先进封装技术将成为拉升芯片性能和性价比的强大动力。多维异构集成的先进封装技术，正如同乐高积木一样，通过水平和垂直方向上的多芯片堆叠，打通互联障碍，为芯片的功能拓展增加了可能性，助力我们在方寸之间施展美妙的想象力。

随着先进封装让芯片向着更小更薄、性能更优、效率更高方向演进，进而得到更好的性价比，为客户提供了丰富多样的选择。满足了HPC、汽车、服务器等产生大量封装需求，有力提振了市场。

与传统封装相比，先进封装不仅能突破先进制程所不能达到的性能，还可以在技术路线上实现多样化、灵活性和创新，使得晶圆代工厂、IDM、OSAT创造融合出各具商标代号的先进封装解决技术与平台。

中国大陆的三大封装厂在近两年先后推出了业界为之一傲的先进封装技术与平台。长电科技推出全系列极高密度扇出型封装解决方案——XDFOI ，通富推出融合了2.5D、3D、MCM-Chiplet等技术的先进封装平台——VISionS；华天推出了由TSV、eSiFo、3D SiP构成的最新先进封装技术平台——3D Matrix。

先进封装技术实例图源：CSPT2022

另一头，日月光将其六大核心封装技术整合为VIPack先进封装平台，提供垂直互连整合封装解决方案；台积电推出CoWoS作为高端先进封装平台，涉及SiInterposer进行异构集成，开发了InFO、SoIC、3DSoW等一系列系统集成技术；Intel相继开发了EMIB、Foveros、Co-EMIB架构，其先进的3DIC为HPC和5G生态提供解决方案，继而推出了基于小芯片的架构方法…各大厂先进封装技术之争从未平息，争先抢占新兴和未来应用市场，诸神之战烽火狼烟。

封装与互联方式的演变历程图源：CSPT2022

XDFOI

XDFOI 是长电科技2021年7月推出全系列极高密度扇出型封装解决方案，以2.5D无TSV为基本技术平台，具备成本优势，可以实现2D/2.5D/3D集成方案。该封装解决方案是新型无硅通孔晶圆级极高密度封装技术，相较于 2.5D 硅通孔 (TSV) 封装技术，具备更高性能、更高可靠性以及更低成本等特性。该解决方案在线宽或线距可达到 2um 的同时，可实现多层布线层，另外，采用了极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高带宽内存和无源器件。

XDFOI主要集中于对集成度和算力有较高要求的FPGA、CPU、GPU、AI和5G网络芯片等应用产品提供小芯片（Chiplet）和异质封装（HiP）的系统封装解决方案。

XDFOI 2.5D 技术特征图源：长电科技

VISionS

通富微电在CSPT2021中国半导体封装测试技术与市场年会上，介绍了其代号为VISionS的先进封装平台，融合了2.5D、3D、MCM-Chiplet等先进封装技术。一方面基于HPC应用，将同构与异构的Chiplet、FOPos、MCM从不同角度进行先进封装得到最佳的计算性能；另一方面，发挥SiP产品特色，在双面上进行高密度集成。基于SiP技术，融合wafer leve、2.5D为客户提供最佳性能产品。另加上在Dram\Flash、UFE\HBM等存储方向布局，以适应新一代高频、高速、大容量存储芯片的需求。

图源：CSPT2021

3D Matrix

2022年11月15日，华天科技在CSPT2022中国半导体封装测试技术与市场年会上，介绍了其最新的3D Matrix。该平台由TSV、eSiFo（Fan-out）、3D SIP三大封装技术构成。TSV技术，主要应用于影像传感器的封装，主要结构就是MVP、MVPPlus和直孔的工艺，目前主要推的就是直孔的工艺；eSiFo或Fan-out是华天独有的硅基扇封装，有多芯片封装、超大尺寸的eSiFO，还有超薄的eSiFO，还有高密度Fan-out;3D SiP，基于eSiFO结合TSV技术，开发了eSinC技术，基于eSinC有不同的实现SiP的结构，或者是POP的形式实现SiP。

3D Matrix 平台图源：华天科技

CoWoS

CoWoS（Chip On Wafer On Substrat，晶圆基底封装）是一种2.5D整合生成的晶圆级封装技术，即直接在硅晶圆上完成封装。先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。主要用在人工智能、网络和高性能计算。

强化版CoWoS 图源：台积电/博通

2012年，台积电开始量产CoWoS，可以把多颗芯片封装到一起，平面上的裸芯片通过一种Silicon Interposer互联，达到了封装体积小，功耗低，引脚少的效果，并被英伟达 GP100、谷歌 AlphaGo 和日本“富岳”超算等采用，进而拉掀起世界人工智能热潮。

2021年，台积电量产第五代CoWoS。第五代CoWoS 先进封装技术晶体管数量是第三代20 倍，同时增加 3 倍中介层面积，而且使用全新TSV 解决方案以及更厚的铜连接线。而第 6 代 CoWoS 封装工艺，或将集成更多的小芯片和 DRAM 内存，预计可以在同一封装内容纳两个计算芯片和八个或以上的HBM3 DRAM芯片，可能会在2023年推出。

CoWoS封装技术路线图图源：台积电

CoWoS可以分为CoWoS-S、CoWoS-R和CoWoS-L三种。台积电称，CoWoS-S可以为高性能计算应用提供最佳的性能和最高的晶体管密度；CoWoS-R则更强调小芯片间的互连，利用RDL（重新布线层）实现最小4μm的布线；CoWoS-L则是最新的CoWoS技术，结合了CoWoS-S和InFO两种技术的优点，使用RDL与LSI（本地硅互连）进行互连，具有最灵活的集成性。

CoWoS制程研发到量产已有将近10年时间，已是最广泛的2.5D封装技术，具有非常高的产量。已经获得NVIDIA、AMD、Google、XilinX、NEC、Habana、华为海思等高端芯片厂商的支持。包括大部分创企的AI训练芯片都是应用了CoWoS技术。预计未来，AI处理器、机器学习处理器、高性能计算机或都有CoWoS的阴影。

InFO

InFO（Interated Fan-out），集成扇出型封装，台积电于2017年开发出来的FOWLP先进封装技术，是将CoWos结构尽量简化，最后出来一个无须硅中介层的精简设计，可以直接连接芯片与芯片，减少厚度，降低成本，高性价比，可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。在晶圆代工大厂中，仅台积电拥有集成扇出型封装（InFO）。

InFO_PoP和InFO_oS封装技术示意图图源：台积电

台积电对CoWoS技术做了简化，降低了成本，设计出了InFo封装技术，满足了移动通讯市场高性价比的需求。InFO分为InFO_PoP和InFO_oS，前者是行业中首款3D晶圆级扇出封装，可应用在移动手机的AP和DRAM上；后者具有更高密度的RDL，可集成多个用于5G网络的逻辑芯片。

苹果处理器早年一直是三星来生产，但台积电拿下iPhone 7订单开始，一直通吃到现在各iPhone，就在于全新封装技术InFO，能够使芯片与芯片之间直接互连，减少厚度，腾出宝贵的空间给电池或其他零件使用。以后其他品牌的手机也会开始普遍使用这个技术，改变了晶圆级封装的市场格局。

SoIC

SoIC（System-on-Integrated-Chips），也称TSMC-SoIC，是台积电于2019年推出了集成芯片系统（SoIC）技术。是业界第一个高密度 3D 小芯片 (chiplet) 堆栈技术，可将不同尺寸、功能、节点的晶粒进行异质整合。

SoIC技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有更高的bump密度和速度和更佳的运行性能，同时消耗更少的电能。将多个 dice直接堆叠到一起。因此SoIC复杂度，远超以往的硅中介层或芯片堆叠工艺。可以直接透过极微小的孔隙来沟通多层的芯片。它比同等的 DIP 封装减少约 30-50% 的空间，厚度方面减少约 70%。这意味着在10纳米以下的制程，芯片能在接近相同的体积里，增加双倍以上的性能。

SoIC封装来源：台积电

作为一种颠覆式创新的多芯片堆叠技适应了5G、人工智能、高效能运算（HPC）等新应用。英伟达正加紧与台积电在高端芯片上的合作。正考虑 HPC 芯片采用台积电的 SoIC 技术。

台积电2022年开始SoIC晶片堆叠制造，并计划在2026年将产能扩大到20倍以上。目前，台积电正扩大在竹南的bumping制程、测试和后端3D先进封装服务产能。

Graphcore IPU芯片中的封装示意图图源：IEEE

SoIC-WoW是基于SoIC升级的封装技术，就是SoIC-WoW（waferonwafer）类似于3DNAND闪存多层堆叠那样，将两层裸片以镜像方式垂直堆叠起来，以更先进的封装技术提升芯片性能。

2022年3月，英国AI公司Graphcore的推出全球第一款3D封装的处理器Bow IPU，采用了台积电SoIC-WoW技术，需要指出的是，这是一种用于硅晶圆的3D堆叠形式，使得单个封装芯片中的晶体管数突破了600亿个大关。

3DFabric

而为了满足当前系统效能、缩小面积以及整合不同功能的需求，台积电将 SoIC(系统整合芯片)、InFO(整合型扇出封装技术)、CoWoS(基板上晶圆上芯片封装) 等先进封装与芯片堆栈技术，整合为 3DIC 技术平台——3DFabric，可让客户自由选配。

3DFabric技术平台图源：台积电

组装测试相关技术包含整合型扇出 InFO 及 CoWoS 系列产品。CoWoS针对高端市场，连线数量和封装尺寸都比较大。InFO针对性价比市场，封装尺寸较小，连线数量也比较少。SOIC主要应用在HPC，因为它非常适合HPC的高速和节能，但对于移动应用，SOIC依赖于廉价的架构，互连密度要求和一些其他要求，台积电将有其他解决方案来解决这部分需求。更重要的是，SoIC和CoWoS/InFO可以共用，基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸，实现多个小芯片集成。

目前在竹南已拥有首座3DFabric的全自动化工厂，将先进测试、SoIC和InFO/CoWoS运作整合在一起，并在2023年开始3DFabric的全面运作。

作为晶圆制造龙头，台积电也是最早开始布局先进封装的上游厂商之一。如今持续引领代工厂的先进封装。

I-Cube

2018年，三星发布了I-Cube2，(InterposerCub2）可以集成一个逻辑裸片和两个HBM裸片的技术。

2020年，三星推出新一代2.5D封装技术是I-Cube4。它是使用硅中介层的方法，将多个芯片排列封装在一个芯片上的新一代封装技术。I-Cube4包含四个HBM和一个逻辑芯片，是I-Cube2的进一步升级。

I-Cube4 封装构成图源：三星

硅中介层（Interposer）指的是在飞速运行的高性能芯片和低速运行的PCB板之间，插入的微电路板。硅中介层和放在它上面的逻辑芯片、HBM 通过硅通孔（TSV,Through Silicon Via）微电极连接，可大幅提高芯片的性能，还能减小实装面积。

三星指出，随着高性能应用的爆炸式增长，必须提供具有异构集成技术的整体代工解决方案，以提高芯片的整体性能和电源效率。凭借I-Cube2的生产经验以及I-Cube4的商业竞争力，三星还将开发配置了6个和8个HBM芯片的新技术。重点部署在高性能计算领域。

X-Cube

X-Cube，eXtended-Cube，意为拓展的立方体。2020年，三星基于硅直通（TSV）技术开发，可以将包括 SRAM 在内的不同芯片垂直堆叠，从而释放空间堆叠更多内存芯片。X-Cube技术最早用于自家的7nm及5nm工艺，可以将SRAM与逻辑部分分离，更易于扩展SRAM的容量。另外，3D封装缩短了裸片之间的信号距离，能够提升数据传输速度并提高能效。有助于满足最前沿的5G、AI、AR、HPC、移动芯片以及VR等领域的严格性能要求。

X-Cube 测试芯片封装与架构图源：三星

R-Cube

R-Cube是三星的低成本2.5D封装方案，采用高密度的RDL技术，较I-Cube具有更快的周转时间和更好的信号/电源完整性，设计灵活性较好。

H-Cube

H-Cube（Hybrid Substrate Cube，混合基板封装），2021年，由三星电机与Amkor共同开发的全新2.5D封装解决方案，适用于需要集成大量硅片的高性能芯片。

H-Cube通过整合两种具有不同特点的基板：精细化的ABF（Ajinomoto Build-up Film，味之素堆积膜）基板，以及HDI（High Density Interconnection，高密度互连）基板，可以进一步实现更大的2.5D封装。H-Cube专用于需要高性能和大面积封装技术的高性能计算（HPC）、人工智能（AI）、数据中心和网络产品等领域。

H-Cube封装解决方案图源：三星

三星凭借I－Cube、X－Cube、R－Cube和H－Cube四套封装方案方案，通过扩大和丰富代工生态系统，为突破客户挑战提供丰富的封装解决方案。三星客户既可以选择三星电子晶圆代工部门的封装产品或安靠等封测合作伙伴产品；也可以移交COT（客户拥有的工具）、COPD（客户拥有的物理设计）模型获得。

2022年3月，三星电子在DS（半导体事业暨装置解决方案）事业部内新设立了测试与封装（TP）中心，意图与台积电在先进封装领域进行竞争。6月中旬，三星电子成立半导体封装业务特别小组，7月份又爆出这一特别小组，成员来自设备解决方案部门的多个领域，包括封测业务方面的工程师、半导体研发中心的研发人员、存储和晶圆代工业务领域的高管，三星这一特别小组，有望推出先进的封装解决方案，加强与客户的合作。

已率先量产3nm制程工艺，计划在未来5年向半导体、生物制药等领域投资超过3600亿美元的三星电子，正在大力发展半导体封装业务，以帮助公司在半导体测试和封装领域日益激烈的竞争获胜。

3D V-Cache3

2021 年 6 月，芯片巨头AMD 发布了发布3D Chiplet先进封装技术—— 3D V-Cache。该产品使用台积电的 3D Fabric 先进封装技术，相较于2D芯片堆叠技术，3D V-Cache技术可将芯片内互连密度提升超过200倍。3D V-Cache 使用了一种新颖的混合键合技术，融合了额外的 64MB 7nm SRAM 缓存垂直堆叠在 Ryzen 计算小芯片的顶部，使每个 Ryzen 芯片的 L3 缓存数量增加三倍。

图源：AMD

3DFabric是面向服务器和台式机应用的创新3D堆叠技术，使处理器实现了15%的性能提升，而先前每一代半导体工艺节点的提升对于芯片性能的提升也在15%左右。2022年，AMD 宣布全面推出世界首款采用3D芯片堆叠的数据中心CPU，即采用AMD 3D V-Cache技术。

AMD 的 3D V-Cache 标志着该公司首次涉足 3D 封装，将继续引领先进封装技术发展。

EMIB

EMIB，EmbeddedMulti-DieInterconnectBridge，即嵌入式多芯片互连桥接，该封装技术是由英特尔2018年开发的，EMIB是独立显卡和高宽度内存之间的智慧信息桥，将这些组件紧密联合在一个封装中，也就是可以促进多个裸片封装之间的高速通信。提供每平方毫米达到500个I/O的密度，成本更低，实现包括CPU、图形卡、内存、IO及其它多个芯片间的通信。

EMIB封装图源：英特尔

英特尔EMIB技术是在2.5D 封装领域的布局，因为三星和台积电先进封装的地位与日俱增。类比台积电Info封装，在功能以及设计诉求上大同小异。将不同工艺、不同架构的芯片封装在一起，灵活搭配降低成本，让那些无需顶级工艺的产品依然采用最高性价比的方案。

在EMIB正式披露后不久，FPGA龙头Altera推出了行业中第一款异构系统级封装芯片，这颗芯片利用英特尔的EMIB技术，实现了DRAM与FPGA的互连问题，初步向外界展示了英特尔先进封装的性能。

自2017年至今，英特尔的EMIB产品一直在出货且不断迭代。已经公开的EMIB已经大量生产，比如说Kaby Lake以及Stratix 10 FPGA都是基于该封装技术的产品。

Foveros

Foveros被称作3D Face to Face Chip Stack for heterogeneous integration，三维面对面异构集成芯片堆叠技术，是英特尔2018 年12 月推出的全新3D封装技术。

Foveros最显著的特点是多IP组合灵活（异构），并且占用面积小、功耗低，特别是结合上英特尔10nm制程，摩尔定律从晶体管密度（2D）到空间布局（3D）两个维度得到延续。不同于以往单纯连接逻辑芯片、存储芯片，Foveros创新性地把不同逻辑芯片堆叠、连接在了一起，可以“混搭”不同工艺、架构、用途的技术IP模块、各种内存和I/O单元，其中I/O、SRAM缓存、传输总线整合在基础晶圆中，高性能逻辑单元则堆叠在顶部。

Foveros封装图源：英特尔

EMIB与Foveros的区别在于前者是2D封装技术，而后者则是3D堆叠封装技术，与2D的EMIB封装方式相比，Foveros更适用于小尺寸产品或对内存带宽要求更高的产品。虽说Foveros是更为先进的3D封装技术，但它与EMIB之间并非取代关系，英特尔在后续的制造中会将二者结合起来使用。

Co-EMIB

Co-EMIB技术：利用高密度的互连技术，将EMIB(嵌入式多芯片互连桥接) 2D封装和Foveros 3D封装技术结合在一起，

Co-EMIB技术是英特尔2019年7月推出的，实际上EMIB和Foveros两项技术的创新组合，基于高密度的互连技术，可以将多个3D Foveros芯片通过EMIB互连在一起，制造更大规模的芯片，最终实现高带宽、低功耗，以及相当有竞争力的I/O密度，也能实现不同芯片、模块更灵活的组合，基本达到SoC的性能，为芯片封装带来绝佳的灵活性。

图源：英特尔

ODI

ODI，全称为Omni-Directional Interconnect，全向互连为封装中小芯片之间的通信提供了更大的灵活性。顶层芯片可以和其他小芯片水平通信，类似于EMIB。它还可以与下方基底芯片中的硅通孔(tsv)垂直通信，类似于Foveros。并且ODI利用大的垂直通孔来允许功率从封装衬底直接传输到顶部管芯。大过孔比传统tsv大得多，具有更低的电阻，提供更强大的功率传输，同时通过堆叠实现更高的带宽和更低的延迟。同时，这种方法减少了基础芯片中所需的TSV数量，为有源晶体管释放了更多的面积，并优化了芯片尺寸。

全方位互连技术ODI 图源：英特尔

MDIO

MDIO全称为Multi-Die IO，也就是多裸片输入输出，简单地说，MDIO是一种性能更好的芯片到芯片之间的接口(引脚)技术。相对于之前英特尔所使用的AIB(高级接口总线)技术，MDIO能够在更小的连接面积内实现更高的数据带宽。这样，即便是使用ODI技术中更细的针脚也能够满足芯片之间数据带宽的需求

MDIO封装产品在2020年推出，相比基于第一代AIB技术的新品，带宽、密度、电压、能效各方面指标都有了极大的提升，其中针脚可达5.4Gbps。台积电也曾宣布类似的封装技术LIPNCON。

Hybrid Bonding

2020，Intel又宣布了全新的Hybrid Bonding（混合键合、混合结合）技术，可取代当今大多数封装技术中使用的"热压结合"(thermocompression bonding)。

图源：英特尔

Hybrid Bonding可以把凸点间距降到10微米以下，带来更高的互连密度、带宽和更低的功率。这些封装技术还可以相互叠加，叠加后能够带来更大的扩展性和灵活性。

56年前，英特尔创始人之一的戈登·摩尔提出了摩尔定律 (Moore's Law)，推动着集成电路产业一直发展到今天。而今天的英特尔，是半导体行业和创新领域的全球卓越厂商，致力于推动人工智能、5G、高性能计算等技术的创新和应用突破，驱动智能互联世界。高端封装技术已成为英特尔的核心竞争力之一。

在先进封装领域，英特尔依旧是全球技术创新的领导者，创造性地推出了EMIB、Foveros、Co-EMIB、ODI等先进封装互联技术，继续驱动着技术不断向前！

SWIFT

2016年，安靠推出新硅片集成扇出技术SWIFT，并与2017年量产。

凭借其精细的光刻技术和薄膜电介质，SWIFT弥合了硅通孔(TSV)和传统晶圆级扇出(WLFO)封装之间的差距。与基于层压板的基板技术相比，SWIFT在外形尺寸、信号完整性、功率分配和热性能方面都有显著改进。适用于高性能 CPU/GPU，FPGA，Mobile AP 以及 Mobile BB 等。

3D SWIFT 的独特特性要部分归功于与此项创新晶圆级封装技术相关的小间距功能。它使应用积极主动的设计规则成为现实，有别于传统的 WLFO 和基于层压板的封装，且能够被用于建立先进的 3D 结构，以应对新兴移动和网络应用中日益高涨的 IC 集成需求。

HDFO封装互连芯片图源：安靠

基于Amkor的硅晶圆集成扇出式技术SWIFT®，安靠又开发出HDFO高密度扇出封装，类似CoW，但采用的是没有 TSV 结构的晶圆级封装，是下一代的异构芯片封装的发展方向。

SLIM/SWIFT 解决方案图源：Amkor

与SWIFT方案相辅相成的还有，具备2.5D封装能力的SLIM ，采用 TSV-less 工艺，简化了 2.5D TSV 硅中介层运用时 PECVD 及 CMP 工序。还与三星电机和安靠合作开发了2.5D封装解决方案“H-Cube”，在缩小半导体尺寸的同时，将多个新一代存储芯片(HBMs)整合在一起，实现了效率最大化。

CSP

Amkor 的倒装芯片 CSP (fcCSP) 封装是采用 CSP 封装格式的倒装芯片解决方案。此封装结构搭配安靠的各种可用的铜柱、无铅焊料、共晶，在面阵中实现倒装芯片互连技术，同时取代外围凸块布局中的标准焊线互连。

对于性能和外观规格都至关重要的应用来说，fcCSP 封装是非常具有吸引力的选项。例如，高性能移动设备（包括5G）、适用于汽车的信息娱乐和 ADAS，以及人工智能等。除此以外，低电感和布线密度的增加实现了高频信号电气通路的优化，使 fcCSP 适用于基带、RF和基板内天线应用。

但是FCCSP封装技术并非安靠一家独有，日月光、通富微电、长电科技等顶级OSAT以及三星、SK海力士、美光等内存供应商都是这技术领域的有利竞争者。因为它们提供像WLCSP一样的低成本和可靠的解决方案，而不会产生更高的扇出型封装成本。

不同类型的fcCSP 图源：长电

经过40多年的稳扎稳打，安靠公司已成为全球半导体封装和测试外包服务业中最大的独立供应商之一，这家美国本土公司在韩国、日本、菲律宾、马来西亚、中国台湾和中国上海各建有工厂。安靠公提供近千种不同规格的封装形式以及各种各样的工艺和材料的选择，对新产品和新工艺的不断研究和开发使安靠能够满足许多客户在封装方面的要求。

随着半导体行业的发展，世界上几乎所有的半导体制造商都转向例如安靠这样的专家来提供至少部分的封装和测试服务，因此安靠公司的未来将继续走强。有能力解决半导体行业所面临的技术挑战正是安靠的最大优势。

接下来是全球最大封测厂日月光的六大封测技术。

FOPoP

FOPoP封装技术基于RDL，它将扇出底部封装与安装在顶部的标准封装相结合，并利用小间距电镀铜柱进行贯穿模制的垂直互连。底部封装有两个RDL(顶部和底部布线层),由铜柱连接，铜柱由晶圆级扇出技术形成，可实现更薄、更精细的电气走线。

堆叠扇出封装(FOPoP) 图源：ASE

FOPoP的部分截面图图源：ASE

与传统的基于插入物的PoP相比，FOPOP具有更薄的外形和更好的电气和热性能，因为底部封装消除了对插入物的需要。便于存储器件和逻辑器件的3D集成；减小系统尺寸，节省电路板空间；提升存储器架构灵活性；缩短信号路径；且与当前的组装技术兼容；开发周期时间和成本也可以减少，因为顶部和底部封装可以从资格、产量、来源、采购时间和物流处理的角度相互分离。

FOPOP已经成为物联网(IoT)、移动电话、可穿戴电子应用中逻辑器件(例如基带和具有高性能存储器(例如高带宽存储器(HBM))的应用处理器)的有前途的3D集成解决方案。

FOCos

FOCoS是一个扇出封装倒装芯片安装在高引脚数球栅阵列(BGA)基板上。扇出封装具有再分布层(RDL ),允许在多个芯片之间构建更短的管芯到管芯(D2D)互连。扇出封装被视为单个管芯，然后被倒装到BGA基板上。

图源：ASE

FOCos-B

日月光基于 FOCoS提供了一种用于实现小芯片集成的硅桥技术，称为FOCoS-B（桥），它利用带有路由层的微小硅片作为小芯片之间的封装内互连，例如图形计算芯片 (GPU)和高带宽内存 (HBM)。硅桥嵌入在扇出 RDL 层中。

FOCoS 的硅桥在封装中提供超细间距互连，可以解决系统中的内存带宽瓶颈挑战。与使用硅中介层的 2.5D 封装相比，FOCoS-B 的优势在于只需要将两个小芯片连接在一起的区域使用硅片，可大幅降低成本。

图源：ASE

以上ASE FOCoS套装产品为高性能计算(HPC)和人工智能(AI)/机器学习(ML)应用中的小芯片集成提供了广泛的选择。FOCoS非常适合为网络和服务器应用设计的大封装尺寸和高I/O密度(> 1000 I/O)封装。FOCoS的芯片最新版本可用于封装专用集成电路(ASICs)和高带宽存储器(HBM)。

FOSiP

FOSiP是扇出SiP，基于几个核心技术构建模块，包括芯片最后RDL制造、载体系统、晶圆级组装和屏蔽溅射在内的，如下图所示：

扇出SiP和技术构建模块的横截面图源：ASE

首先，扇出RDL提供了比主流基板更好的精细线路设计能力，以增强SiP中的功能匹配。第二，载体系统使薄晶片处理成为可能。此外，晶圆级组装提供高速(> 60 k单位/小时)SMT服务和用于高级封装的模制底部填充(MUF)技术。最后，屏蔽溅射提供了应用于特定RF应用的选择。简而言之，日月光为客户提供了一个完整的工具箱来服务扇出SiP封装。

灵活的RDL设计来调整系统性能(与引线键合相比)；用于更高性能控制的更精细的RDL线宽和间距(实现大约5X增强)；基板层减少(大约减少3层)；外形尺寸缩小(与典型的基于基板的SiP相比，接近24%)；通过晶圆级平台和高速SMT能力(与凸块工艺兼容)实现经济高效的工艺；基于可选屏蔽技术(五面溅射)的更广泛射频(RF)应用。

扇出SiP可用市场方法范围可分为:智能手机、平板电脑、射频基础设施、边缘计算和物联网(IOT)。更高频率的应用、更好的性能和成本效益正在推动封装的创新和集成。扇出SiP提供了一个新的平台来满足这些市场的需求，使下一代产品成为可能。

2.5D/3D

2.5D / 3D是用于在同一封装内包括多个IC的封装方法。在2.5D结构中，两个或多个有源半导体芯片并排放置在硅内插器上，以实现极高的管芯到管芯互连密度。在3D结构中，通过管芯堆叠来集成有源芯片，以实现最短的互连和最小的封装尺寸。

日月光2.5D/3D IC封装解决方案提供了集成GPU、CPU和存储器以及去耦电容的优势。具有TSV(硅通孔)的Si内插器可以用作桥接组件基板和集成电路板之间的精细间距能力差距的平台。它还有助于保持焊盘间距缩放路径，而不受组装基板技术的限制。

2.5D 图源：ASE

日月光通过创新在行业内变得越来越重要的2.5D和3D技术不断拓展新领域：高端GPU、高端FPGA、面向数据中心和5G基础设施的网络交换机/路由器、用于人工智能培训的人工智能加速器。在小芯片时代，2.5D和3D IC封装将在CPU、移动AP、Si光子学、显示驱动IC等应用中发挥越来越重要的作用。

日月光已经确立了其在2.5D技术领域的领导者地位，成功交付了开创性的2.5D解决方案，帮助将先进的ASIC和HBM产品推向市场。为了延续这一技术创新势头，日月光正在推出用于芯片堆叠和多芯片解决方案的高密度扇出技术，以实现整个市场的高带宽和高性能，满足从高密度数据中心到消费者和移动空间的需求。

Co-Packaged Optics

数据传输在高性能计算应用中变得越来越重要，而传统的铜线受到带宽、距离和功率要求的限制。硅光子学是一种很有希望取代铜线的技术，它提供更大的带宽、更长的传输距离和更好的能效。因此，在未来的超大规模数据中心，硅光子技术将被广泛用于光收发器或板载/共封装光学器件。

用光路代替电路的数据传输的演变图源：ASE

Co-Packaged Optics是与矽光子晶片共同封装的技术。硅光子学(SiPh)作为一种介质，允许光在其中传播。得益于现代半导体技术，硅光子学能够利用现有的互补金属氧化物半导体(CMOS)生态系统，包括前端和后端工艺来实现高密度光子集成电路(PIC)，并以低成本在紧凑的芯片上实现复杂的光学功能(例如:滤波或调制)。与传统的电子集成电路相比，硅光子技术具有更高的带宽和更好的能量效率来传输数据，传统的电子集成电路在高速传输数据时可能会遭受严重的信号完整性失真。

基于SiPh的可插拔模块制造流程图源：ASE

硅光子学使异质板载光学器件、共同封装光学器件和光学I/O封装成为可能，在超大规模数据中心、高性能计算(HPC)、人工智能和机器学习(AI & ML)有望实现应用。

VIPack

2022年6月，日月光宣布推出VIPack先进封装平台，提供垂直互连整合封装解决方案。VIPack是日月光扩展设计规则并实现超高密度和性能设计的下一代3D异质整合架构。此平台利用先进的重布线层(RDL)制程、嵌入式整合以及2.5D/3D封装技术，协助客户在单个封装中集成多个芯片来实现创新未来应用。

图源：ASE

VIPack由以上六大核心封装技术组成，通过全面性整合的生态系统协同合作，包括基于高密度RDL的Fan Out Package-on-Package (FOPoP)、Fan Out Chip-on-Substrate (FOCoS)、Fan Out Chip-on-Substrate-Bridge (FOCoS-Bridge) 和 Fan Out System-in-Package (FOSiP)，以及基于硅通孔 (TSV) 的 2.5D/3D IC 和 Co-Packaged Optics。除了提供开拓性高度整合硅封装解决方案可优化时脉速度、频宽和电力传输的制程能力，VIPack平台更可缩短共同设计时间、产品开发和上市时程。

VIPack平台提供应用于先进的高效能运算(HPC)、人工智能(AI)、机器学习(ML)和网络等应用的整合分散式SoC（系统单晶片）和HBM（高带宽记忆体）互连所需的高密度水平和垂直互连解决方案。

2016年，日月光与矽品精密(SPIL)宣布共组日月光投控。矽品在当时市占率位居全球第四。日月光与矽品的合并及合作将进一步稳固其全球封测一哥的位置。

日月光如今已成为全球最大的半导体封装测试公司，常年统治全球封测市场。自1984年设立至今，专注于提供半导体客户完整之封装及测试服务，包括晶片前段测试及晶圆针测至后段之封装、材料及成品测试的一元化服务。生产制造据点遍布全球，包含中国大陆以及台湾、韩国、日本、新加坡、马来西亚、越南、墨西哥、美国、波兰、法国、英国、德国、突尼西亚以及捷克。

HBM

HBM（High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场，是AMD、NVIDIA和海力士主推的HBM标准，HBM技术与其他技术最大的不同，就是采用了3D堆叠技术。HBM用3D TSV和2.5D TSV技术，通过3D TSV把多块内存芯片堆叠在一起，并使用2.5D TSV技术把堆叠内存芯片和GPU在载板上实现互连。

对比HBM2E/HBM3、DDR、GDDR就会发现，它们的基本单元都是基于DRAM，但不同之处在于其他产品采用了平铺的做法，而HBM选择了3D堆叠，其直接结果就是接口变得更宽。比如DDR的接口位宽只有64位，而HBM2E通过DRAM堆叠的方式就将位宽提升到了1024位，这就是HBM与其他竞争技术相比最大的差异。

美光用于HBM2E的垂直堆叠DRAM，并通过TSV通道连接各层图源：美光

Rambus HBM3-Ready内存子系统产品主要架构图源：Rambus

HMC

HMC是由HMCC（混合存储立方体联盟）制定的一种基于TSV技术3D堆叠内存标准，它是把一层层DRAM晶圆叠在一起，就像盖楼一样，这样就可以组成一个大容量的“内存”芯片，芯片之间通过TSV（硅通孔）进行垂直相连。

HMC由美光主推，目标市场是高端服务器市场，尤其是针对多处理器架构。HMC使用堆叠的DRAM芯片实现更大的内存带宽。另外HMC通过3D TSV集成技术把内存控制器（Memory Controller）集成到DRAM堆叠封装里。

图源：美光

当然，除了以上晶圆制造与封装大厂拥有独立命名和通用技术外，紧随其后的力成（PTI）、智路封测（WiseRoad）、京元电子（KYEC）、南茂（ChipMOS）也正在先进封装技术上发力追赶，限于篇幅，本文就不一一列举啦。

UCle

近年，计算机系统的异构、集成程度越来越高，异构集成加高速互联成就了Chiplet 这一芯片届的里程碑。Chiplet实现了芯片异构在制造层面的效率优化。AMD、苹果和英伟达等国际巨头都发布了标志性的Chiplet旗舰产品，并在各个应用领域取得极大成功，进一步验证了Chiplet技术的可行性和发展前景。

2022年3月初，英特尔、台积电、三星和日月光等十大巨头宣布成立通用芯片互连标准——UCIe，将Chiplet（芯粒、小芯片）技术标准化，旨在标准化小芯片的构建和相互通信方式。这一标准同样提供了“先进封装”级的规范，涵盖了EMIB和InFO等所有基于高密度硅桥的技术。而且UCIe支持2D、2.5D和桥接封装，预计未来还会支持3D封装。随着先进封装和半导体技术进步，这是否意味着未来UCIe将走向一种生态系统？

UCIe 联盟所推荐的4种Chiplet封装方式

而在此之前，众多的芯片厂商都在主张自己的互联标准，比如Marvellandou总线接口；NVIDIA高速互联NV Link方案；英特尔EMI接口；台积电和Arm合作的LIPINCON协议；AMD也有Infinity Fabrie总线互联技术等等。国内芯动还自主研发的Innolink™ Chiplet标准。但这些早期的Chiplet发展协议混乱，各公司制定标准也不过为各自的利益而战。

在产业链内，实Chiplet所依靠的先进封装技术仍然未实现统一，全球顶级的晶圆厂努力以硅片加工实现互联为主，可提供更高速的连接和更好的延展性；中国大陆、台湾的封装厂却在努力减少硅片加工需求，输出性价比更优于头部晶圆大厂的廉价方案。

只有当标准得到普遍采用时，才能最大程度体现其价值。UCIe拥有英特尔、日月光（ASE）、AMD、Arm、谷歌云、Meta、微软、高通、三星、台积电10个初始成员，虽然是Fabless、Foundry，OSAT和IP的“代表”，却维护了头部企业的价值链，将进一步加强其市场的接受度和统治力。然而，没有中国封装大厂的参与，这一标准很难具有真正意义的“普世价值”。但是呢，咱们的长电、通富、华天三大封测厂，以及晶圆制造、设计公司也不能坐以待毙，应该积极的支持和参与到UCIe标准化进程中来，以提升中国同仁的话语权——除非UCIe标准某一天成为维护资本主义国家另外一种排斥和打压中国半导体的工具，我们就需要另起炉灶。

结语

根据Yole数据，2021年全球封装市场规模约达777亿美元。其中，先进封装全球市场规模约350亿美元。5G、ADAS、人工智能、数据中心及可穿戴电子等应用市场的蓬勃发展，推动先进封装市场的业绩持续上扬。

在半导体产业转移、人力资源成本优势和税收优惠政策等因素推动下，全球集成电路封测市场逐渐向亚太地区转移。中国大陆厂商、中国台湾厂商成为最主要的竞争主力。根据2021年营收情况，长电科技、通富微电和天水华天占据了中国前十OSAT营收的85%，并跻身全球前十之列。此外，沛顿科技、晶方半导体、颀中科技、华润微电子和甬矽电子等公司2021年营收增长处于领先地位。